解决方案
SOLUTION
对 DRAM 位线间隔器集成方案的比较评估
随着动态随机存取存储器（DRAM）单元尺寸的减小，DRAM工艺开发变得越来越困难。由于位线（BL）寻址边际和刷新时间随着单元尺寸的减小而出现问题，因为位线寄生电容（Cb）增加了。影响 Cb 的主要因素是位线与节点接触之间的寄生电容 (CBL-NC) [1]。为了减小 CBL-NC，低介电常数间隔层和气隙间隔层被提出作为可选结构用于 DRAM 存储单元架构中。
通过马鞍形晶体管工艺优化来提高DRAM器件性能
随着DRAM技术节点的缩小，由于栅极控制能力较弱，访问晶体管问题得到了突出。随后引入了带有埋藏通道阵列晶体管（BCAT）的马鞍状鳍片结构，以增加通道长度，防止短通道效应，并提高数据保持时间[1]。然而，在20纳米以上的技术节点上，确保足够的器件性能（如保持时间和驱动控制能力）变得更具挑战性。因此，DRAM制造商一直在寻找使用BCATs改进设备性能的方法，而不需要修改其现有的DRAM设备原理图。为了改善DRAM鞍状鳍片的性能，可以使用虚拟工艺建模来研究鳍片结构的影响并开发出最佳的鳍片结构。
一种用于降低半导体金属线的电阻沉积和刻蚀技术
Cu的电阻率取决于其晶体结构、空隙体积、晶界和材料界面失配，这在较小的尺度上变得更加显著。传统上，Cu线的形成是通过在低介电常数的二氧化硅中刻蚀出一个沟槽图案，然后通过镂空流程将沟槽填充上Cu来完成的。不幸的是，这种方法会产生具有显著晶界和空洞的多晶结构，这会增加铜线的电阻。在这个过程中还使用了高电阻的TaN衬底材料，以防止在切割退火过程中铜的扩散
金属栅凹槽剖面对晶体管电阻和电容的影响
逻辑器件（如FinFETs）中，金属栅寄生电容会对电气性能产生负面影响。减少这种寄生电容的一种方法是优化金属栅槽深度。然而，如果仅仅移除更多的金属材料，减少这种电容的程度将受到限制，因为这可能通过改变金属栅槽的形状而意外地改变电容。改变金属栅凹槽的配置，使用尖头或天线形状的配置，有可能有助于平衡电阻和电容值，并提高电气性能。我们现在将回顾使用 SEMulator3D® 虚拟设计实验 (DOEs) 来预测在不同栅关键尺寸 (CDs)、金属栅凹槽深度和金属栅凹槽配置下的电阻和电容的结果。
通过虚拟工艺窗口探索来提高全围栅（GAA）晶体管的性能
随晶体管尺寸的缩小，短通道效应使得晶体管栅极更难将晶体管打开和关闭。克服这个问题的一种方法是从平面晶体管结构转向三维器件。全围栅（GAA）结构就是这种三维器件的一个例子。在GAA晶体管中，栅氧化物环绕通道的所有方向。在制造GAA晶体过程中，关键步骤是通道释放步骤。这个步骤用于蚀刻掉在硅纳米片之间沉积的 SiGe [3]。理想的蚀刻过程应该能够去除所有的 SiGe，而不损伤任何硅。然而在实际操作中，工艺工程师需要在保留一些残留 SiGe 和过度蚀刻周围之间做出权衡。一个激进的蚀刻过程可以去除所有残留的 SiGe，但会导致不可取的硅失。另一方面，试图减少硅损失可能导致通道释放步骤后残留的SiGe，从而影响设备性能不佳。
在原位计量用于蚀刻终点检测
在原位计量用于蚀刻终点检测
MEMS自动化设计软件领导者
关注我们
COPYRIGHT © 2022版权所有武汉恩硕科技有限公司
